L'encapsulation avancée entre sur un nouveau champ de bataille : la montée en puissance de la technologie CoPoS et l'analyse du paysage concurrentiel de l'industrie mondiale des semi-conducteurs

Dans la course aux puces IA, l'emballage avancé est devenu un facteur clé déterminant l'offre de puissance de calcul. En juillet 2026, lors du WAIC 2026, Enflame Technology et Shanghai Xianfang Technology ont conjointement dévoilé le premier échantillon d'emballage avancé CoPoS de Chine destiné aux puces de calcul IA, intégrant pour la première fois en profondeur une puce IA haut de gamme de fabrication chinoise avec la technologie d'emballage CoPoS nationale. Parallèlement, TSMC a dévoilé, lors de son briefing aux investisseurs, un calendrier complet du CoPoS, de l'essai pilote à la production de masse : essai pilote en 2027, production de masse au second semestre 2028. Du CoWoS au CoPoS, une simple différence de lettres, mais qui pourrait constituer un saut structurel pour l'industrie de l'emballage des semi-conducteurs.

Cet article analysera, à partir des dimensions de la trajectoire technologique, de l'impact sur la chaîne industrielle, de la structure concurrentielle et de la répartition régionale, pourquoi le CoPoS est en train de devenir le nouveau champ de bataille de l'emballage avancé des semi-conducteurs.

Les goulots d'étranglement du CoWoS : la force motrice profonde de l'itération technologique

Le CoWoS est la solution de référence de l'emballage avancé 2.5D. Grâce à un interposeur en silicium, il permet une interconnexion à haute densité entre les puces GPU/CPU et la mémoire HBM à large bande passante, le tout étant encapsulé sur un substrat de très grande taille. Cette solution a résolu le problème d'intégration des puces IA, mais elle a également révélé progressivement trois points douloureux :

• Coûts élevés : l'interposeur en silicium est coûteux, pouvant représenter plus de la moitié du coût total de l'emballage.
• Taille limitée : en raison de la contrainte des tranches de 12 pouces, la surface de puce pouvant être supportée est plafonnée. Par exemple, la puce B200 de NVIDIA dépasse déjà 800 mm² ; en découpant des puces carrées sur une tranche circulaire, le taux d'utilisation des matériaux est inférieur à 70 %.
• Risque de gauchissement : le coefficient de dilatation thermique de la puce en silicium (environ 2,7 ppm/°C) et celui du substrat organique (environ 16 ppm/°C) sont fortement incompatibles, ce qui provoque facilement un gauchissement dans les emballages de grande taille et affecte le rendement.

Avec l'explosion du volume d'appels de tokens des modèles d'IA (de janvier à juillet 2026, le volume hebdomadaire mondial d'appels de tokens des modèles d'IA est passé de 6,4 à 46,7 billions), les puces IA à très grande échelle ont un besoin de plus en plus pressant d'emballages offrant « plus grande surface, interconnexion plus élevée et coût plus faible ». Lorsque la surface d'emballage des puces passe de 3,3 fois la taille d'un masque à plus de 9 fois cette taille, les solutions traditionnelles au niveau de la tranche ne peuvent plus répondre aux besoins, et le CoPoS a vu le jour.

Saut technologique : comment le CoPoS résout les points douloureux du CoWoS

Le CoPoS (Chip-on-Panel-on-Substrate) est une nouvelle technologie d'emballage avancé au niveau du panneau. Sa différence essentielle réside dans le remplacement de la tranche de silicium circulaire, qui servait auparavant d'interposeur, par un panneau carré. Dans la solution CoWoS, la puce est d'abord placée sur l'interposeur en silicium circulaire, puis l'ensemble est encapsulé sur le substrat ; dans le CoPoS, la puce est d'abord placée sur un panneau carré, l'interconnexion via la couche de redistribution RDL est réalisée, puis l'ensemble est encapsulé sur le substrat final.

Cette architecture présente quatre avantages clés :Premièrement, le taux d'utilisation de la surface est considérablement amélioré. Le taux d'utilisation effectif de la surface d'une tranche de silicium circulaire de 12 pouces est d'environ 70 %, tandis qu'un panneau carré peut atteindre plus de 95 %. Prenons l'exemple d'un panneau de 510 × 515 mm : sa surface utile est environ 4,5 fois supérieure à celle d'une tranche de 12 pouces, et le coût de packaging par unité de surface devrait être réduit de 20 % à 30 %.

Deuxièmement, la limite de taille de packaging est nettement relevée. Actuellement, la taille maximale de packaging de CoWoS est d'environ 5,5 fois la surface du masque, tandis que CoPoS peut supporter plus de 9,5 fois, offrant ainsi un espace suffisant pour l'empilement multi-HBM et l'intégration de chiplets dans les futures puces d'IA.

Troisièmement, le goulot d'étranglement de la capacité pourrait être fondamentalement surmonté. Le packaging au niveau panneau ne produit pas seulement plusieurs fois plus par panneau que par tranche, il permet également de réutiliser ou de modifier les lignes de production de grande génération de l'industrie des panneaux d'affichage, ouvrant une nouvelle voie pour une expansion rapide de la capacité.

Quatrièmement, le substrat en verre s'y adapte naturellement. L'orientation à long terme de l'évolution de CoPoS est le substrat central en verre. Le verre présente une faible déformation, une grande stabilité dimensionnelle, une excellente isolation électrique et une précision de câblage plus fine ; la densité d'interconnexion pourrait atteindre 10 fois celle des substrats organiques, avec de meilleures performances en matière de dissipation thermique et d'intégrité du signal pour les puces à haute puissance de calcul.

Un initié du secteur a utilisé une analogie avec la pizza : CoWoS revient à découper des rectangles dans une pizza ronde, avec toujours des chutes sur les bords ; CoPoS étale la pizza sur une plaque carrée, presque sans gaspillage, augmentant considérablement le rendement par unité de surface.

La stratégie de TSMC : une feuille de route claire, de la validation à la production en série

En tant que leader incontesté du domaine du packaging avancé, TSMC a déployé la stratégie CoPoS la plus systématique et la plus approfondie. Selon les informations publiques, TSMC a déjà mis en place une ligne d'essai CoPoS, est entrée dans la phase de validation conjointe des équipements et des procédés, et fait progresser des solutions de panneaux carrés en trois formats : 310 × 310 mm, 515 × 515 mm et 750 × 620 mm. 2026 est une année clé de validation, 2027 pour l'essai pilote, et la production en série au second semestre 2028.

En ce qui concerne la planification des capacités, l'usine de TSMC à Taïwan devrait réaliser une production en série à petite échelle en 2028, avec une capacité mensuelle d'au moins 500 panneaux ; fin 2029, la capacité mensuelle devrait passer à 12 000 panneaux ; en 2030, une augmentation de 241 % en glissement annuel pour atteindre 30 000 panneaux ; en 2031, une nouvelle augmentation de 177 % pour atteindre 53 000 panneaux. L'usine AP7 de Chiayi est désignée comme base principale de production en série, avec une achèvement prévu pour juin 2026 et une montée en charge massive de la capacité de fin 2028 à 2029. L'usine de packaging avancé d'Arizona aux États-Unis est également équipée d'une ligne CoPoS, dont l'introduction est prévue pour 2029-2030. TSMC a également indiqué que même avec une production en série en 2028, il faudrait encore 2 à 3 ans pour constituer une capacité d'offre suffisante ; le calendrier de production en série du processus CoPoS complet intégrant le substrat central en verre est fixé après 2030.Côté clients, NVIDIA devrait devenir le premier client de CoPoS. Sa prochaine génération de GPU de la série Feynman a été intégrée au plan d'adaptation CoPoS : la première génération de produits devrait adopter en 2028 un empilement 3D et une solution de dissipation thermique à substrat SiC ; la version Feynman Ultra, prévue en 2029, utilisera pleinement CoPoS, tirant parti d'une plus grande surface de packaging pour accueillir davantage de chiplets GPU et de mémoire. Parallèlement, les puces HPC d'AMD, de Broadcom et de Google sont également en cours d'adaptation technique, et les clients existants de CoWoS basculeront par phases vers CoPoS.

La chaîne d'approvisionnement en équipements s'est déjà mise en mouvement. Selon les médias, les premiers prototypes d'équipements CoPoS en phase de test ont été installés chez VisEra, filiale de TSMC. Canon, DISCO, Applied Materials, Lam Research et d'autres fournisseurs d'équipements ont tous pris position et sont entrés en phase de validation. TSMC a également imposé un contrôle strict de confidentialité sur la chaîne d'approvisionnement CoPoS, exigeant que les partenaires locaux taïwanais en équipements et matériaux limitent le partage d'informations. Certaines technologies devraient être utilisées de manière exclusive par TSMC pendant plusieurs années après le début de la production de masse.

Analyse de la chaîne industrielle : impact sur l'ensemble de la filière

L'essor de CoPoS ne représente pas seulement une mise à niveau technologique du maillon packaging, mais une refonte de l'ensemble de la chaîne industrielle des semi-conducteurs.

Amont : équipements et matériaux

Côté équipements, le packaging au niveau panneau nécessite de nouvelles machines de lithographie, des équipements d'électrodéposition, des machines de placement de puces, des équipements de collage et de décollage temporaires, etc. Les équipements existants de l'industrie des panneaux d'affichage peuvent être réutilisés après transformation, offrant ainsi des opportunités à des fabricants comme Canon, qui disposent d'une expérience accumulée dans les équipements de panneaux. Parallèlement, les équipements de découpe de DISCO, ainsi que les équipements de dépôt et de gravure d'Applied Materials et de Lam Research, doivent également s'adapter au traitement de panneaux carrés.

Côté matériaux, le substrat en verre est la variable clé. Les fournisseurs de verre, le traitement des vias traversants dans le verre, les matériaux RDL, les matériaux de substrat et d'autres maillons verront apparaître une nouvelle demande. Les fabricants de substrats organiques doivent faire face à une pression de substitution, mais TSMC a indiqué qu'elle travaille avec des fournisseurs de substrats, ce qui suggère que les substrats organiques resteront une solution de transition pour un certain temps.

Milieu de chaîne : packaging et fabrication

Grâce à son déploiement coordonné de CoWoS et CoPoS, TSMC a encore renforcé sa position dominante dans le domaine du packaging avancé. La planification des capacités de production de CoPoS montre que le packaging avancé passe d'un « procédé auxiliaire » à une « hauteur stratégique ». Pour les sous-traitants OSAT comme ASE et Amkor, les barrières technologiques et les dépenses d'investissement de CoPoS sont extrêmement élevées, ce qui pourrait creuser l'écart avec TSMC, mais pourrait aussi les inciter à rechercher des opportunités de différenciation dans le segment du packaging au niveau panneau.

Aval : conception de puces d'IALa plus grande surface d'encapsulation et la densité d'interconnexion plus élevée de CoPoS lèvent les limitations de taille et de performance des puces IA. Les grands acteurs tels que Nvidia, AMD, Broadcom et Google pourront concevoir des architectures multi-Chiplet plus complexes, intégrer davantage d'empilements HBM, et favoriser l'amélioration continue de la puissance de calcul de l'IA. Parallèlement, l'avantage de coût de CoPoS contribue également à réduire le coût d'encapsulation des puces IA, avec un impact positif sur les prix des serveurs IA et les dépenses d'investissement des services cloud.

Implications régionales : changements de positionnement de l'industrie

Taïwan (Chine) : L'usine AP7 de Chiayi deviendra le premier site de production en volume de CoPoS. Taïwan (Chine) détient une longueur d'avance en matière de validation technologique de l'encapsulation au niveau panneau, de chaîne d'approvisionnement en équipements et de talents. Les mesures de confidentialité de TSMC contribuent également à maintenir les technologies clés sur l'île.

Chine : Enflame Technology et Shanghai Xianfang ont conjointement dévoilé un échantillon CoPoS, marquant une étape clé pour la Chine continentale dans le domaine de l'encapsulation avancée. Bien que des écarts subsistent avec le niveau international avancé en termes de maturité de production et de chaîne d'approvisionnement en équipements, l'encapsulation au niveau panneau offre à la Chine continentale une voie possible pour contourner les limites de l'encapsulation traditionnelle au niveau plaquette. Les fournisseurs locaux de substrats en verre, d'équipements d'encapsulation, etc., bénéficieront également de la tendance au remplacement des importations.

États-Unis : Le projet d'introduire des capacités de production CoPoS dans l'usine TSMC d'Arizona représente une avancée substantielle pour les États-Unis dans le domaine de l'encapsulation avancée. Combinées aux subventions du CHIPS Act pour l'encapsulation locale, les États-Unis pourraient créer une capacité CoPoS à une certaine échelle d'ici 2029-2030, réduisant leur dépendance à l'égard des capacités de packaging asiatiques.

Japon et Europe : Bien qu'aucun déploiement CoPoS n'y soit directement mentionné, l'expertise technologique du Japon dans les matériaux et équipements semi-conducteurs lui confère un rôle clé dans la chaîne d'approvisionnement CoPoS (par exemple Canon, DISCO). L'Europe pourrait quant à elle y participer via les équipements et les matériaux.

Perspective d'investissement : dépenses d'investissement et opportunités de marché

CoPoS ouvre une nouvelle courbe de croissance pour les dépenses d'investissement dans les semi-conducteurs. Selon les plans de capacité de TSMC, de 2028 à 2031, la capacité mensuelle de CoPoS augmentera de plus de 100 fois (passant de 500 panneaux à 53 000 panneaux), ce qui implique une croissance exponentielle de la demande en équipements, matériaux et services de test pour l'encapsulation au niveau panneau. Les équipementiers Applied Materials, Lam Research, Canon, DISCO, ainsi que les éventuels fournisseurs de substrats en verre, en seront les bénéficiaires directs.Les investisseurs doivent surveiller trois signaux : premièrement, la progression de la validation de la ligne pilote CoPoS de TSMC ; deuxièmement, le calendrier d'adoption en production en série de la série Feynman de NVIDIA ; troisièmement, la vitesse de maturation de la chaîne industrielle CoPoS en Chine continentale. Il faut également prêter attention aux risques. L'analyste Ming-Chi Kuo a rappelé que les fabricants de substrats et d'équipements actuellement impliqués dans la validation CoPoS ne sont pas nécessairement les gagnants finaux, car la trajectoire technologique peut encore évoluer et certaines étapes pourraient être intégrées en exclusivité par TSMC. De plus, le packaging au niveau panneau impose des exigences extrêmement élevées en matière de rendement, de contrôle du gauchissement et d'équipements d'inspection, ce qui pourrait entraîner des délais de mise en production en série plus longs que prévu.

Perspectives à long terme : le paysage industriel des trois à dix prochaines années

Court terme (2026-2027) : CoWoS reste la norme absolue, tandis que CoPoS est en phase de validation et d'essai pilote. La ligne pilote de TSMC déterminera les paramètres finaux des équipements et du procédé, et le plan d'adaptation de NVIDIA façonnera la chaîne d'approvisionnement.

Moyen terme (2028-2030) : CoPoS entre dans sa phase de montée en cadence de production. Les usines de TSMC à Taïwan et en Arizona augmentent successivement leurs capacités, la série Feynman de NVIDIA adopte pleinement CoPoS, et des clients comme AMD et Broadcom opèrent une transition progressive. Les substrats en verre commencent à être introduits, mais le procédé CoPoS complet sur substrat à cœur de verre ne devrait arriver à maturité qu'après 2030.

Long terme (2030-2035) : CoPoS pourrait devenir la solution d'encapsulation dominante pour les puces de calcul pour l'IA. Le packaging au niveau panneau pourrait fusionner avec des technologies telles que l'empilement 3D et l'interconnexion optique, faisant passer l'encapsulation d'un simple processus de back-end à un élément central du front-end. Les différentes trajectoires technologiques dans des régions telles que la Chine, les États-Unis et le Japon pourraient former un paysage concurrentiel multipolaire. La capacité de TSMC à maintenir son monopole dépendra de sa vitesse d'itération technologique et de sa capacité à intégrer la chaîne d'approvisionnement, tandis que celle des fabricants de Chine continentale à réaliser une percée différenciée dépendra de la maturité des équipements et matériaux locaux.

Conclusion

L'essor de CoPoS marque le passage de l'encapsulation des semi-conducteurs d'un simple processus auxiliaire à un point stratégique majeur. Sa signification technique réside dans le fait qu'il résout les limites fondamentales de CoWoS en matière de surface, de coût et de contrôle du gauchissement, ouvrant un nouvel espace physique pour l'évolution continue des puces IA. Sur le plan de la concurrence industrielle, TSMC, grâce à son avantage de premier entrant, à sa planification des capacités et à ses clients captifs, a de très fortes chances de prolonger sa position dominante dans l'encapsulation avancée ; mais les barrières technologiques du packaging au niveau panneau offrent également une fenêtre d'opportunité aux autres acteurs. Pour la chaîne d'approvisionnement des semi-conducteurs, CoPoS générera un nouveau cycle de croissance pour les équipements, les matériaux et les substrats, et redessinera la division régionale du travail industriel. Dans les cinq prochaines années, l'intensité concurrentielle dans le domaine de l'encapsulation avancée ne sera pas moindre que celle de la fabrication de plaquettes, et CoPoS est précisément au cœur de cette nouvelle bataille.